貼片晶振的PCB layout需要注意哪些？

晶振有兩個比較重要的參數，頻偏和溫偏，單位都是PPM，通俗說，晶振的標稱頻率不是一直穩定的，某些環境下晶振頻率會有誤差，誤差越大，電路穩定性越差，甚至電路無法正常工作。

所以在PCB設計時，晶振的layout顯得尤其的重要，有如下幾點需要注意。

兩個匹配電容盡量靠近晶振擺放。

晶振由石英晶體構成，容易受外力撞擊或跌落的影響，所以在布局時，最好不要放在PCB邊緣，盡量靠近芯片擺放。

晶振的走線需要用GND保護好，并且遠離敏感信號如RF、CLK信號以及高速信號。

在一些晶振的PCB設計中，相鄰層挖空（凈空）或者同一層和相鄰層均凈空處理，第三層需要有完整的地平面，這么做的原因是維持負載電容的恒定。

晶振負載電容的計算公式是：

CL=C1*C2/(C1+C2)+Cic+Cp

Cic為集成電路內部電容，Cp為PCB板的寄生電容，寄生電容過大，將會導致負載電容偏大，從而引起晶振頻偏，這個時候減小匹配電容C1和C2可能會有所改善，但這也是治標不治本的措施。

晶振相鄰層挖空是如何控制寄生電容Cp的呢？

電容的物理公式是：C=εS/4πKd，即晶振焊盤與鄰近地平面之間的面積S和距離d均會影響寄生電容大小，因為面積S是不變的，所以影響寄生電容的因素只剩下距離d，通過挖空晶振同一層的地和相鄰層的地，可以增大晶振焊盤與地平面之間的距離，來達到減小寄生電容的效果。

電容容值和物理量之間的關系

簡單畫了一個圖示，如下一個4層板，晶振放在Top層，將Top層和相鄰層凈空之后，晶振相對于地平面（L3），相比較沒有凈空之前，這個距離d是增大的，即寄生電容會減小。

晶振的L1和L2層均凈空處理

晶振的擺放需要遠離熱源，因為高溫也會影響晶振頻偏。

我們知道晶振附近相鄰地挖空處理，一方面是為了維持負載電容恒定，另一方面很大原因是隔絕熱傳導，避免周圍的PMIC或者其他發熱體的熱透過銅皮傳導到晶振，導致頻偏，故意凈空不鋪銅，以隔絕熱的傳遞。

為什么溫度會影響晶振頻率呢？

當晶振加熱或者降低到某個溫度后再降到常溫，與最初在常溫下測試通常情況下會有一定的變化，這是因為晶體的熱滯后現象，帶溫度補償的TCXO相對來說精度會好不少，可以有效解決晶體溫漂，但一般TCXO都是M以上級別較多，KHz的很少，受限于生產工藝。

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